higepi/Projet_SETI_RISC-V
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higepi 2023-03-06 16:19:33 +01:00
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commit 7d79021f73
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MkDocs/mkdocs.yml
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@ -1,5 +0,0 @@
site_name: SoC RISC V implementation
repo_url: https://gitea.auro.re/higepi/Projet_SETI_RISC-V
nav:
- Projet: index.md
theme: readthedocs

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MkDocs/docs/index.md → readme.md
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@ -1,5 +1,8 @@
# Implémentation et évaluation d’un processeur RISC-V sur une architecture SoC # Implémentation et évaluation d’un processeur RISC-V sur une architecture SoC
## Lien utiles
https://hedgedoc.auro.re/x2PBnMb4Q3CQg-DRtt6Kkg#
## Contexte ## Contexte
Les architectures récentes associent, dans la même puce, des FPGA et des processeurs pour constituer des SoC (System on Chip). Elles sont composées d’unités optimisées et précâblées pour l’accélération matérielle de certains traitements de données et permettent d’interfacer plusieurs périphériques selon différentes modalités : utilisation d’un processeur matériel intégré ou d’un processeur logiciel (Soft-Core). Les architectures récentes associent, dans la même puce, des FPGA et des processeurs pour constituer des SoC (System on Chip). Elles sont composées d’unités optimisées et précâblées pour l’accélération matérielle de certains traitements de données et permettent d’interfacer plusieurs périphériques selon différentes modalités : utilisation d’un processeur matériel intégré ou d’un processeur logiciel (Soft-Core).