higepi/Projet_SETI_RISC-V
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5 commits 1 branch 0 tags 1.2 GiB
C 43.9%
C++ 18.9%
Makefile 11.7%
Assembly 5.7%
Ada 5.5%
Other 13.5%
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higepi 7d79021f73 rdme
2023-03-06 16:19:33 +01:00
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neorv32 projet 2023-03-06 14:48:14 +01:00
quartus_project projet 2023-03-06 14:48:14 +01:00
riscv-gnu-toolchain projet 2023-03-06 14:48:14 +01:00
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Implémentation et évaluation d’un processeur RISC-V sur une architecture SoC

Lien utiles

https://hedgedoc.auro.re/x2PBnMb4Q3CQg-DRtt6Kkg#

Contexte

Les architectures récentes associent, dans la même puce, des FPGA et des processeurs pour constituer des SoC (System on Chip). Elles sont composées d’unités optimisées et précâblées pour l’accélération matérielle de certains traitements de données et permettent d’interfacer plusieurs périphériques selon différentes modalités : utilisation d’un processeur matériel intégré ou d’un processeur logiciel (Soft-Core).