higepi/Projet_SETI_RISC-V
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higepi 2022-12-17 01:54:48 +01:00
commit c2541cc305
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12_El_Ouardi.pdf Normal file
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Doc/A_high-performance_RISC-V_co-processor_architecture_for_fast_IP_processing.pdf Normal file
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Doc/Design_and_Implementation_of_a_32-bit_ISA_RISC-V_Processor_Core_using_Virtex-7_and_Virtex-_UltraScale.pdf Normal file
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Doc/Design_and_Implementation_of_a_RISC_V_Processor_on_FPGA.pdf Normal file
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MkDocs/docs/index.md Normal file
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# Implémentation et évaluation d’un processeur RISC-V sur une architecture SoC
## Contexte
Les architectures récentes associent, dans la même puce, des FPGA et des processeurs pour constituer des SoC (System on Chip). Elles sont composées d’unités optimisées et précâblées pour l’accélération matérielle de certains traitements de données et permettent d’interfacer plusieurs périphériques selon différentes modalités : utilisation d’un processeur matériel intégré ou d’un processeur logiciel (Soft-Core).

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MkDocs/mkdocs.yml Normal file
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@ -0,0 +1,5 @@
site_name: SoC RISC V implementation
repo_url: https://gitea.auro.re/higepi/Projet_SETI_RISC-V
nav:
- Projet: index.md
theme: readthedocs